キオクシア、「単結晶シリコンを用いた7ビットセル」の開発に成功
1: エイブルダー(北海道) [US] 2023/04/06(木) 15:07:32.57 ID:BMw3HHZ20 BE:422186189-PLT(12015)
単結晶チャネルと極低温動作の組み合わせによる3次元フラッシュメモリの7ビット/セル実証実験に成功
世界中で日々生成されるデジタルデータの全量を指す「グローバルデータ圏」は、2025年には175ZBに達すると予測されています。現在、これらの膨大なデータは、大容量のサーバーやデータセンターに保存されており、主にHDDやSSDが使用されています。また、SSDはデータの読み書きの速度、消費電力、デバイスの大きさなどでHDDを凌駕しています。そして、HDDに取って代わられています。これは、フラッシュメモリーの継続的なビットコストの微細化によって実現されている。フラッシュメモリのビットコストの微細化は、メモリセルを3D方向に多層に積層し、より多くの信号レベル、つまり1つのメモリセルに多くのビットを格納することに起因している。
前回は、BiCS FLASHTM（3Dフラッシュメモリ）が極低温で動作し、記憶性能を向上させた6ビット/セルを実証したことを紹介したが[1, 2] 今回、極低温動作とメモリセル特性を改善できるシリコンプロセス技術の組み合わせにより、一歩進んで世界初の7ビット/セル実証に成功した。メモリセルトランジスタのチャネルに使用されていた従来のポリシリコンを単結晶シリコンに置き換えた。(図1）読み出し動作では、メモリセルの閾値電圧（Vth）を求め、ビット情報に変換するが、Vthにはリードノイズと呼ばれる変動がある。極低温動作と単結晶チャネルにより、読み出しノイズを大幅に低減することができます。(図2）その結果、セル内の多値化をより容易に実現することができる。1セル7ビットのメモリセルでは、128（27）個のVth分布を作ることができます。(図3）量産されているフラッシュメモリの最高多値セルは4ビット/セルです。今回提案する7ビット/セルでは、極低温冷却の追加コストを含め、ビットコストの大幅な低減が期待できる。
キオクシア研究所では、極低温で冷却・動作する低温メモリ技術の開発を継続し、最低ビットコストの実現と、将来的にシリコン技術との連続的なビットコストのスケーリングを可能にするための研究を行っています。
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2: エイブルダー(北海道) [US] 2023/04/06(木) 15:08:11.78 ID:BMw3HHZ20 BE:422186189-PLT(12015)
現状の「SASのHDD」より安くなる可能性が高いそうだ